Железо

Уплотняем кеш-память: создана самая маленькая в мире ячейка SRAM

Его сложно уменьшить, поскольку каждая ячейка SRAM содержит до шести транзисторов. Традиционно массив памяти SRAM в составе процессоров занимает приличную площадь (как правило, для кеш-памяти первых трёх уровней). Всё это также создаёт проблемы с масштабированием ячейки SRAM при переходе на более мелкие технологические нормы производства. Память SRAM должна быть максимально производительной и, поэтому, опирается на логику, а не на заряд в конденсаторе, как обычная память DRAM. Если это получается, то затем переходят к опытному выпуску процессорной логики. Новые техпроцессы, кстати, всегда начинают испытывать с выпуска массивов SRAM.

Компьютерное и реальное представление вертикальных транзисторных каналов-коллон и сравнительные площади ячеек SRAM от разных производителей (Imec)

Компьютерное и реальное представление вертикальных транзисторных каналов-колонн и сравнительные площади ячеек SRAM от разных производителей (Imec)

По этому параметру она обогнала компанию Intel. На сегодня самой маленькой ячейкой SRAM могла похвастаться компания Samsung. Для выпуска 256-Мбит массива опытной памяти был использован 7-нм техпроцесс Samsung 7LPP с частичным использованием EUV-сканеров. Как мы сообщали, Samsung представила 6-транзистрную ячейку SRAM площадью 0,026 мкм2. Выпустить ячейку SRAM ещё меньшей площади сумели бельгийский центр разработок Imec и стартап Unisantis. Через несколько месяцев этот техпроцесс будет запущен в коммерческих масштабах. Главным технологом и директором компании Unisantis является изобретатель NAND-флеш Фудзио Масуока (Fujio Masuoka). Пусть вас не смущает упоминание стартапа. В своё время он даже получил за это награду европейского уровня Economist Awards.

Для этого разработчики отказались от горизонтальных транзисторных структур типа FinFET (вертикальные рёбра каналов, окружённые затворами с трёх сторон) и создали вертикальные транзисторные каналы в виде колонн, полностью окружённые затворами (SGT, Surrounding Gate Transistor). Компания Unisantis и Imec создали 6-транзистрную структуру ячейки SRAM площадью не более 0,0205 мкм2. Компания Samsung, к примеру, начнёт использовать подобные затворы в 2021 году при переходе на 3-нм техпроцесс. Это одна из разновидностей кольцевых или охватывающих затворов GAA (Gate-All-Around). Проще говоря, партнёры предлагают начать уплотнять SRAM уже через год или два. Центр Imec и Unisantis разработали технологию SGT для выпуска SRAM с техпроцессом 5 нм.

Опытные стркутуры SGT с минимальным шагом 50 нм для кажой колонны-канала (Imec)

Опытные структуры SGT с минимальным шагом 50 нм для каждой колонны-канала (Imec)

Продемонстрированный образец, например, показал уменьшение площади массива на 24 %. Переход с горизонтальных структур на вертикальные колонны транзисторных каналов позволит снизить площадь массивов SRAM на 20–30 %. При этом вертикальные каналы SGT обеспечат меньшие токовые утечки и лучшую стабильность параметров транзисторов, а также устранят проблему дальнейшего снижения масштаба. Если для выпуска «колонновидной» SRAM использовать EUV-литографию, то за счёт снижения циклов обработки пластин стоимость производства вертикальных каналов окажется такой же, как и каналов FinFET. Но это не мешает SGT структурам идеально подходить для производства DRAM, SRAM и NAND. Единственным недостатком SGT структур может считаться их недостаточная производительность для использования в логических элементах (по токовым характеристикам SGT примерно втрое хуже FinFET).

Показать больше

Похожие публикации

Добавить комментарий

Ваш адрес email не будет опубликован. Обязательные поля помечены *

Кнопка «Наверх»