Железо

TSMC: первые 7-нм чипы EUV достигли стадии tape out

Во-первых, компания успешно завершила работы над первым клиентским чипом с использованием 7-нм технологического процесса второго поколения, который включает ограниченное использование EUV. На днях TSMC сделала два важных анонса относительно своего прогресса в области фотолитографии в крайнем ультрафиолетовом диапазоне (Extreme ultraviolet, EUV), за которой стоит будущее полупроводниковой индустрии на ближайшие годы. Во-вторых, TSMC рассказала о планах начать рисковое производство 5-нм чипов уже в апреле 2019 года.

N7 основан на литографии в глубоком ультрафиолетовом диапазоне (Deep ultraviolet, DUV). В апреле текущего года TSMC начала массовое производство чипов с использованием своего 7-нм техпроцесса первого поколения (CLN7FF, N7). Улучшения за счёт перехода с N7 на N7+ будут довольно ограниченными: новая технология позволит увеличить плотность транзисторов на 20 % и на 8 % снизить энергопотребление чипов той же сложности и частоты (точнее в диапазоне 6–12 %). Технология 7-нм производства TSMC второго поколения (CLN7FF+, N7+) будет использовать EUV для четырёх некритичных слоёв, главным образом в стремлении ускорить производство и обкатать новую технологию.

Поэтому неудивительно, что TSMC уже достигла стадии tape out для одного кристалла на N7+. И хотя преимущества N7+ по сравнению с N7 нельзя назвать значительными (например, TSMC никогда не упоминает ожидаемый рост производительности от перехода на новую технологию), эти нормы почти наверняка буду очень востребованы разработчиками мобильных однокристальных систем, которые стремятся выпускать новые чипы ежегодно. Кроме того, компания готовит специализированную версию процесса, направленную на чипы для автомобильной промышленности — это говорит о том, что N7+ станет долгоиграющим процессом.

TSMC не раскрывает имя клиента, дизайн однокристальной системы для которого уже разработан под нормы N7+, но с учётом ведущих клиентов компании, первыми осваивающих новые технологические нормы в последние годы, варианты выбора довольно ограниченные, и Apple первой приходит на ум.

Улучшения новых техпроцессов TSMC, озвученные на различных мероприятиях

 16FF+ против  20SOC

 10FF против  16FF+

 7FF против  16FF+

 7FF против  10FF

 7FF+ против  7FF

 5FF против  7FF

 Энергопотребление

 60 %

 40 %

60 %

< 40%

10 %

 20 %

 Тактовая частота

 40 %

 20 %

30 %

?

та же ?

 15 %

 Сокращение площади 

 нет

 > 50 %

70 %

> 37%

~ 17 %

 45 %

Это обеспечит ощутимые улучшения в плане плотности размещения транзисторов, но потребует от TSMC широкого использования оборудования EUV. После N7+ тайваньский полупроводниковый гигант предложит своим клиентам первое поколение 5-нм норм (CLN5FF, N5), которые будут использовать EUV уже на 14 слоях. По сравнению с N7 технология N5 позволит клиентам TSMC сократить площадь своих чипов примерно на 45 % (то есть плотность транзисторов у N5 в 1,8 раза выше, чем у N7), увеличить частоту на 15 % (при той же сложности дизайна и энергопотреблении) или снизить энергопотребление на 20 % (при прежней частоте и сложности чипа).

Памятуя о том, что полупроводниковые производства, как правило, проходят за год путь от рисковой печати кристаллов до массовой, можно рассчитывать, что TSMC сможет запустить последнюю для 5-нм чипов во второй четверти 2020 года. TSMC планирует приступить к началу рискового производства чипов с использованием N5 уже в апреле 2019 года. Удачное время для производителей, чтобы подготовиться к запуску новых iPhone и других флагманских смартфонов во второй половине года.

Хотя многие базовые IP-блоки для однокристальных систем на N5 уже готовы, есть важные недостающие части: например, контроллеры PCIe 4 и USB 3. Инструменты EDA для норм N5 будут готовы уже в ноябре текущего года, после чего производители смогут приступить к проектированию чипов. Для некоторых клиентов TSMC отсутствие этих компонентов не является проблемой, но многим придётся ждать. 1 PHY, которые не будут готовы до июня.

По некоторым оценкам, средние затраты на проектирование SoC составляют около $150 млн на оплату труда и лицензии на IP. Одним из факторов, который мешает мелким компаниям создавать собственные чипы на базе техпроцессов FinFET, является стоимость разработки. По данным EETAsia, с ростом производства N5 эти расходы вырастут до $200–250 млн, что ещё сильнее ограничит круг сторон, заинтересованных в использовании передовой технологии.

Теги
Показать больше

Похожие статьи

Добавить комментарий

Ваш e-mail не будет опубликован. Обязательные поля помечены *

Кнопка «Наверх»
Закрыть