Главная » Архив меток: chisel

Архив меток: chisel

[Из песочницы] Chisel — (не совсем) новый подход к разработке цифровой логики

Реюзабилити кода на verilog доставляет массу неудобств, даже с использованием generate, макросов и фишек system verilog. С развитием микроэлектроники, rtl дизайны становились все больше и больше. Chisel же, дает возможность применить всю мощь объектного и функционального программирования к разработке rtl, что является достаточно долгожданным шагом, который может наполнить свежим воздухом легкие разработчиков ASIC и FPGA. В дальнейшем, если тема будет ...

Читать далее »

Заметки дилетанта, или Сказ о том, как Scala-разработчик ПЛИС конфигурировал

Потом купил отладочную плату, написал пару hello world-ов и положил плату в ящик, поскольку было непонятно, что с ней делать. Долгое время я мечтал научиться работать с FPGA, присматривался. Идея, конечно, забавная, но я же Verilog толком не знаю, а так его ещё и вспоминать придётся, да и не настолько этот генератор мне нужен… И вот недавно захотелось посмотреть в ...

Читать далее »